关键词：混合信号系统；可测性设计；模拟测试总线；内建自测试电路；系统芯片；超大规模集成电路

中图分类号：TN407 文献标识码：A 文章编号：1003-353X(2006)02-0127-05

1 引言

如今人类社会正处于这样一个时代：通信和计算机的发展已经形成了一个互助协调的混合体，通常称之为多媒体，其中计算机处理的是数字信号，通信电路涉及的是模拟信号，故多媒体就是一个混合信号系统。这一发展给超大规模集成电路（VLSI）产业链测试业带来了一大难题，因为混合信号芯片中的三种模块：模拟、数字和存储器接口之间存在着难以测试的瓶颈问题，所以如何用这两种信号和测试设备完成数/模混合系统的测试是VLSI测试业所共同关注的热点问题之一。

不同的模拟和数字电路有着不同的故障行为，这就要求使用不同的测试方法。例如数字电路有两种类型：存储器和数字逻辑电路，二者的测试方法也不相同。因此，测试一个混合信号芯片分为模拟、数字逻辑和存储器三个模块进行。这种分块测试法意在得到直接进入各个模块的输入/输出模型，从而硬件测试可以使用边界扫描法和模拟测试总线。测试中涉及了印制电路板（PCB）水平的芯片级应用技术，目的是使PCB上工作的复杂的混合信号系统在单芯片上进行测试。

检测一个VLSI芯片的内部信号是行不通的。以上分块测试方案可同时从外部检测各个模块并观测其响应。这实为内部电路测试（ICT），因为ICT 可利用若干个外部检测器，使自动测试设备（ATE）直接探测PCB上的芯片引脚，而所有探测硬件嵌入待测系统，且ATE只进入外部I/O端口。整个系统测试需要同时分三步进行：第一步，每个模块（模拟、数字逻辑或存储器）用各自的专门方法检测；第二步，用相同的方案检测模块内部和模块之间的接口互连；第三步，检测所有模块与内部连接的组合功能，即系统测试。尽管这种模拟/数字一体化测试方案现在还有待完善，但该方案已经能够较好地检测出故障，使VLSI产品具有较高的成品质量。

2 模/数一体化方案及分块模块的测试法

2.1 三重插入的模/数一体化测试方案

为了产生测试数据并比较所有响应，不同模块需要不同的测试源（测试图形生成和激励源等）和响应分析仪器，这是由外部检测设备来满足测试需要的。然而，测试一个混合电路芯片，对应于三个模块就需有三个不同的外部检测器。图1是三个分块模块的混合电路测试框图，由于该芯片中每个模块都需要一个外部检测器，故这种测试法称为三重插入，其测试成本较高。目前一些测试商开发了一种超级检测器，它合并了三个外部检测器的功能，但现阶段这种新检测器的价格昂贵 [1,2]。

2.2 片上内置DFT的模拟模块测试法

模拟电路/器件是以它们的工作信号及其功能命名的，典型的有放大器、滤波器、A/D转换器、D/A转换器以及各种线性和非线性电路。它们的测试信号是单一频率或多个频率的冲激、阶跃或周期性函数，可以在时域或频域运用电路理论获得其响应，经过进一步分析确定其转换率、信-噪比、扭曲程度和线性度等性能指标。在许多情况下，故障诊断用以处理模拟器件的超定额值。然而，模拟测试方法与数字测试法有着明显的区别：一是模拟电路缺少已建好的故障模型；二是通常根据函数说明书测试模拟电路，针对元器件性能参数诊断其故障。

如今数字系统已经开发出许多新技术来检测数字电路，例如可测性设计（DFT）技术[3,4,8] 。然而，由于模拟电路输入特性和输出特性的限制，检测混合电路中的模拟信号比较困难，换言之，模拟模块的测试不是测量简单的逻辑1、逻辑0，而是包括测试电压、电流、频率响应和 s参数等。因此，模拟模块中单一故障的影响可能通过电路传输，并破坏输出电压和输出电流。图2举例说明了片上内置DFT的模拟模块的测试方法。

2.3 数字逻辑模块的测试

数字逻辑电路由布尔类型与、或、非门和触发器等组成，电路中所有信号均为二值变量。在CMOS技术中，布尔门和测试总线的功能转换由晶体管开关控制，用来检测出诸如晶体管开路或短路、桥接短路或延迟故障。现已有各种不同的技术和工具支持数字逻辑的测试方法。但这种测试法与模拟电路测试方法有很大的区别。

对于数字电路，一方面I/O数字量均为二值变量，即使输出量为单一位变量，也会引起被测电路（CUT）测试失败，但这与数字信号的频率响应不同；另一方面，逻辑电路响应必须在电平允许的容差范围内。因此，数字信号微小的量变会引起输出数字位的量变，导致数字电路测试出错。

2.4 存储器模块的测试

半导体存储器的主体是存储矩阵——数以万计的存储单元。此外，存储器还有地址译码器和读/写控制电路等。典型的存储器存放几百位到几百万位信息，大部分混合信号系统都有存储器模块。因此，一块PCB上可以有一个或多个存储器芯片，许多芯片内含嵌入式数字逻辑和模拟模块的多个存储器模块 [4~6]。

常规的存储器模块测试包括对所有存储单元进行逻辑0和逻辑l的读/写操作。因为存储体层面很紧密，存储单元间粘连和数据滞留状况时有发生，故常规测试也需要对全部存储单元进行检测，检查出存储器模块中的故障。

3 模/数一体化系统测试的操作

3.1 宏测试和互连测试

一个混合系统可以是单个VLSI芯片、多芯片组件（MCM）或由一个或多个PCB组成的被测系统。通常它们是上述三个模块的混合体。若采用常规方法，则系统测试不可能检测到每一只晶体管，主要是因为这样测试时间太长，且难以分辨，导致故障误诊。复杂的故障问题不但会出现在混合信号系统中，而且也会发生于大型的纯数字系统。

因此，宏测试方法经常用于VLSI数字系统测试，它将系统分成可测模块。所谓可测模块是既可采用输入测试，也可进行输出测试，或用其它测试法的模块。同时系统具有从外部端口到每一模块的I/O端口的可控路径。

宏测试的生成形式由一系列宏共享测试路径组成，这些路径统称为测试总线。通过使用测试控制电路，测试总线允许同时测试某些模块。根据不同的模块类型（模拟、数字逻辑或存储器）选择合适的测试法。所有模块的测试完成后，可用其他测试方法进行模块之间的互连测试。

宏测试和互连测试可以检测系统的所有元器件，但某些互连特性如信号延迟、D/A和A/D接口模块不可能完全被检测到，但至少完成了一定次数的测试，故这种操作可测试整个混合信号系统。

3.2 系统测试的可测性设计（DFT）

本文论及的待测系统包含所有三个功能模块的单芯片，同样也适用单个或多个模块系统。一旦系统分块完毕，边界扫描结构可以提供数字（模拟和存储器）模块的测试通路，如图3所示。IEEE1149.1标准对其细节作出了规定。I/O端设置有触发器（FFs），以构成移位寄存器。信号TDI（测试数据输入）、TDO（测试数据输出）、TMS（测试模式选择）、和TCK（测试时钟）经一测试控制电路提供测试操作信号。TMS和TCK为外部信号TDI和TDO与所有模块的外部引脚相连。因此，任何测试输入都可接于数字模块或其输出端，而不论系统中模块的位置如何。

同理，测试模拟模块也由这四种边界扫描信号控制，IEEE P1149.4混合信号测试总线提供了至少两种模拟信号总线。一种模拟模块的简化测试方案如图4所示。图中两个模拟模块A和B之间相连，并设置了一根模拟测试总线（ATB），并有两只晶体管VT1和VT2、两只触发器FF l和FF2。这根总线至少需要两根引线，测试时需要将输入波形加载到模块A和B上，同时在输出端口作记录。通过扫描触发器FF l和FF2之位置来控制VT1和VT 2导通与否，而边界扫描提供了测试控制信号。

TMS信号用来将触发器复位。当FFl 和FF2为“00”时模块A和B相连。FFl 和FF2的其他状态由TDI和TCK扫描获得，用以观察模块A的输出或控制模块B从测试总线上的输入，或者将它处于悬浮状态。

通常，ATB的引线数目与测试中同时应用或观察的I/O模拟信号数目相等。每一模拟模块接有两只晶体管和两只触发器，由它们控制触发器与数字和模拟模块的边界扫描结构相连。通过把TMS信号施加到测试模型中同时扫描触发器中的相应位。任一模拟模块都能利用ATB测试，但须注意，测试中同时使用I/O信号时必须使用单独的ATB引线。

3.3 自测试策略和方法

由于模拟模块只有极少数I/O线，所以测试总线的应用就显得格外有限。相反地，数字模块可能会有许多根I/O线。例如，一个模拟语音信号，当它转换成数字形式时需要16和32或更多的引线数，

对于数字逻辑和存储器模块来说，内建自测试（BIST）法是一项有用的技术。在BIST技术中，被测电路（CUT）包含了测试发生器和响应捕获硬件。对于数字电路，测试信号由伪随机向量发生电路或计算机产生。当使用分块测试和接口测试的同时，边界扫描可以初始化电路并读取数据。当外部测试器不能使用时，许多模块在较高时钟频率下启用其自测试功能。而大多数ATE在较高的时钟频率下不能提供大量的数据。因此，BIST的技术优势在于占用外部测试数据少，且以并行、高速方式缩短了测试周期。

在应用混合信号BIST方案时，通常信号的发生和分析由DSP来完成。DSP可以是系统的一部分，也可以是BIST法附加的。目前，模拟电路的BIST法不仅缺少通用性，而且硬件设备的使用开销也较大。

4 整体测试方案的设计

4.1 测试步骤

混合信号系统的可测试设计（DFT）包括以下五步。

1）系统分块 将待测系统分成模拟、数字和存储器模块。通常每种类型有几个模块。在高级语言测试设计中，三个模块的功能分别描述之。因此，分块不当可能会造成与功能设计之间的冲突。

2）模块的DFT 每一种模块的DFT可以采用自测或外部测试方式，确定出模块的自测或外部检测方案。亦可设计出混合信号芯片的BIST方案。

3）测试入口的设计 边界扫描测试和混合信号测试总线结构为所有模块提供了测试入口。设计时通过边界扫描顺序给数字（逻辑和存储器）提供入口。另外，模拟模块测试信号需实时进入输入口。而边界扫描用来为测试中所有接口模块的主I/O控制触发器置位，以分离ATB总线。

4）启动诊断功能 使用模块测试，给分块好

5）开发系统测试 开发系统测试功能可在普通模式下进行，并可检测出系统功能及其测试周期。

上述方案的要点是从测试入口中分离出宏测试。由于数字逻辑和存储器模块由许多测试向量组成，测试信号串行进入边界扫描，所以测试速度将会减慢。但BIST法可以解决这一问题，因为待测芯片全部模块的10％~30％的区域均可使用BIST 法。

4.2 I/O端数表达式

模拟模块的自测试并不常用，因为这些模块只有少量的I/O端，只要建立了测试路径，外部检测器就能有效地对它实施测试。

系统测试通路需要另外的边界扫描单元（扫描触发器）和模拟入口单元，分别给每个数字和存储器模块I/O端和每个模拟内部连接。因此，I/O端数的表达式如下

式中T是一个包含N个逻辑门的模块I/O的端数， K为2~4间的常数，指数a在0.5~0.67的范围内变动。存储器模块含有极少的端数，模拟模块的端数也较少。通常，任何类型模块的指数均设为0.5，另假设出芯片面积为A，由于模块所占面积与N成正比，故可将端数T表示为

式（2）中k是另一常数。一般地说，测试通路面积与T成正比，并且硬件开销由面积A划分，因而硬件开销正比于，这清楚地表明随着模块尺寸的增加，测试硬件开销减小。原因是测试通路逻辑并不与外部输入信号相连，而是与模块的I/O信号相连。其它芯片面积为边界扫描和模拟测试总线信号所用，这些信号可以送入芯片上所有模块且具有固定数量的路径，其开销与对应的扫描设计相似。当总路径面积变大时，路径开销数就会减小。

在设计中测试通路逻辑应该在信号传输路径上考虑测试延迟。然而，互连延迟的面积比PCB布线交换技术中的应用面积小。如果需要检测系统芯片（SOC），则测试通路结构的延迟开销就避免不了。通常，用于PCB的在线测试不能用于SOC的测试。因此，需要综合考虑测试方案的经济性，以弥补其缺点。

5 结束语

1）本文介绍的模/数一体化的测试技术按照要求将待测系统分成三类宏模块：模拟、数字和存储器。边界扫描和模拟测试总线结构为每一种宏模块提供直接的测试通路。

在混合信号系统的测试，特别是生产测试中，不可能分别用不同的仪器设备进行模拟和数字测试，这在测试时间上是不容许的，因而测试设备必须具备模/数一体化测试的能力。增加了模拟测试功能的通用测试仪与单纯数字测试系统相比，价格又高了很多。所以测试成本以及随着器件尺寸缩小产生的测试能力限制问题，都使得模/数一体化测试技术和BIST法受到越来越多的关注[7~10]。

2）模/数一体化测试方法的缺点是模块之间接口具有测试延迟。为了克服这一缺点，需要为混合信号设备开发一种制约延迟测试的方法。

欲寻求检测接口制约延迟之法，就需要将可能测出的故障再现。这种故障与信号传输的位置（时间）有关，测试时需要通过逻辑器件增加传输波形。该上升、下降沿能够作为模拟输入的有效测试输入，因为它的延迟电路提供了频率和相位的特征信息。因此，可以设计出一种同时适用于模拟和数字电路的延迟故障模型，以此作为混合信号设备的测试模型。用于相反的信号流程曲线图中的模拟路线跟踪方法也是开发这种测试的一种技术。

CMOS数字逻辑电路的故障一方面可以通过 IDDQ——准静态电流测试分析法来诊断，因为当该电流流过门电路时，只要是稳态CMOS逻辑门电路中就无电流流过，特别是适当选择测试输入可通过一些措施来增加电源电流IDDQ，因此 IDDQ测试法能够检测出许多故障；另一方面，动态电流反映了设备的性能，由于电流测量能够解释模拟电路中元器件的行为，所以 IDDQ测试分析技术在检测模拟电路时非常有用，甚至对于功率测量也同样有效。

3）本文描述的测试方法同样也可用于知识产权产品（IP）核设计。IP核设计是内部结构虚拟的预设计模块。假设IP核芯片测试存在或可从功能描述中导出，模IP核嵌于一块芯片上ATB测试。数字逻辑或存储器可采用BIST与边界扫描相结合之法测试。然而，如果数字IP核具有可供的全速外部测试，则需要ATB提供测试的实时路径，但同时对ATB的尺寸也提出了要求，因而增加了面积开销。